[1]吉伟 黄士坦.基于FPGA的高速流水定点乘法器的设计[J].计算机技术与发展,2007,(09):199-202.
JI Wei,HUANG Shi-tan.Design of High Speed Pipeline Fixed - point Multiplier Based on FPGA[J].,2007,(09):199-202.
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基于FPGA的高速流水定点乘法器的设计(
)
《计算机技术与发展》[ISSN:1006-6977/CN:61-1281/TN]
- 卷:
-
- 期数:
-
2007年09期
- 页码:
-
199-202
- 栏目:
-
应用开发研究
- 出版日期:
-
1900-01-01
文章信息/Info
- Title:
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Design of High Speed Pipeline Fixed - point Multiplier Based on FPGA
- 文章编号:
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1673-629X（2007）09-0199-04
- 作者:
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吉伟 黄士坦
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西安微电子技术研究所
- Author(s):
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JI Wei; HUANG Shi-tan
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Xi＇ an Institute of Micro- electronics Technology
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- 关键词:
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高速流水定点乘法器; Virtex器件; FPGA
- Keywords:
-
high speed glide multiplier; Virtex; FPGA
- 分类号:
-
TP332.22
- 文献标志码:
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A
- 摘要:
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目前，多数定点高速乘法器的速度都在百兆以下。在比较各种定点乘法器的基础上，提出了一种基于Xilinx的Virtex FPGA系列器件的快速流水定点乘法器的实现方法，可将乘法速度提高至150MH2以上，大大提高了运算速度。文中以24×24位乘法器为例，给出了VHDL代码与综合仿真布线结果。此乘法器已应用于工程实践中，并且收到了良好的效果
- Abstract:
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At the present time the speed of most high speed multiplier is below 100MHz. Comparing with other multipliers, have put forward a method of realizing high speed multiplier based on Xilinx Virtex FPGA apparatus which could improve the speed to 150MHz. Have list the VHDL code for the exemple of 24×24 bit multiplier and the result of systhesis in the text. The multiplier designed has been used in project and the effect is quite nice
备注/Memo
- 备注/Memo:
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吉伟（1982-），男，陕西韩城人，硕士研究生，主要从事计算机系统结构及硬件开发方面的研究；黄士坦，研究员，博士生导师，研究方向为计算机弹载并行技术及图像处理
更新日期/Last Update:
1900-01-01